福建师范大学2022年2月课程考试《EDA技术》作业考核试题

《EDA技术》期末考试A卷
名字： 专业：
学号： 学习中间：

 分数：

榜首题：填空题（每题3分，共30分）
1. EDA技术的开展分为 、 和___________三个期间。
2. EDA的设计输入首要包含 、 、 。
3. 当时最盛行的并变成IEEE规范的硬件描绘语言包含： _____和 。
4. 有三种端口类型，别离是 、___ _和 。
5. 输入和双向端口不能声明为 型。
6. 在常量表达示中，二进制是用 字母表明，八进制是用 字母表明，十六进制是用 字母表明。
7. 宽度为1位的变量称为 ，假如在变量声明中没有指定位宽，则默许为 。线广大于1位的变量(包含net型和variable型)称为 。
8. 表达式：8`h55&&8`haa 的值为 ，表达式：8`h55 & 8`haa的值为多少 。
9．句子 out=sel?inl:in0; 表明的含义是： 。
10．句子{3{a,b}} 表明的含义是： 。
第二题：答案联系QQ:3326650399 微信：cs80188 熊猫奥鹏（www.188open.com）（每题5分，共20分）
1. 啥是IP复用技术?IP核对EDA技术的应用和开展有啥含义?
2. 根据FPGA/CPLD的数字系统没计流程包含哪些过程?
3. 阐明GAL的OLMC有啥特色，它如何完成可编程组合电路和时序电路?
4. 堵塞赋值和非堵塞赋值有啥实质的差异?
第三题：程序剖析题（每题15分，共30分）
1. 剖析程序并画出逻辑电路图及逻辑表达式：
module AOI(A,B,C,D,F);
input A,B,C,D;
output F;
wire A,B,C,D,F;
assign F=~((A&B) | (~(C&D)));
endmodule
2. 具体剖析下面程序功用：
module count(out,data, load, reset,clk) ;
input load,clk,reset;
input[7:0]data;
output[7:0]out;
reg[7:0]out;
always @(posedge clk)
begin
if ( !reset) out<=8\'h00 ;
else if (load)out<=data;
else out<=out+1 ;
end
endmodule
第四题：设计题（每题20分，共20分，请在片面题区答题）
用Verilog HDL设计一个74138的译码器电路。